MITSUBISHI FX1S-14MR-ES/UL控制器真、綜合、驗(yàn)證
由于SOC設(shè)計是一種面向IP核集成的設(shè)計，整合后的SOC模塊同第三方IP核復(fù)用一樣需要進(jìn)行模塊的仿真、綜合和驗(yàn)證。FSPLC SOC同復(fù)用AT90SI200核一樣借助ModelSim進(jìn)行功能仿真和驗(yàn)證后時序仿真，借助Synplify Pro進(jìn)行綜合。
下面具體描述FSPLCSOC的驗(yàn)證，SOC設(shè)計中包含了系統(tǒng)設(shè)計和模塊設(shè)計，MITSUBISHI FX1S-14MR-ES/UL控制器因此SOC驗(yàn)證一般包含了模塊驗(yàn)證、芯片驗(yàn)證和系統(tǒng)驗(yàn)證三個部分。由于FSPLCSOC涉及到的主要是數(shù)字IP核，文中采用Altera NioslI開發(fā)板作為設(shè)計的驗(yàn)證平臺，該開發(fā)板帶有一個20多萬門的Altera EP20K200EFC484-2的FPGA芯片、撥碼開關(guān)、數(shù)碼顯示器等，用一個實(shí)際PLC應(yīng)用程序在此開發(fā)板上對FSPLCSOC進(jìn)行了可行性驗(yàn)證，同時通過對AVR編譯器Avral。0的編譯代碼變量中增加PLC指令代碼，使之能夠?qū)L(:指令進(jìn)行編譯。圖5，圖6分別為PLC控制程序的梯形圖及其匯編程序。MITSUBISHI FX1S-14MR-ES/UL控制器
開發(fā)板的撥碼開關(guān)SWl的1、2、3、4來模擬上述開關(guān)的閉合，觀察數(shù)碼顯示器Dl數(shù)碼段明暗，驗(yàn)證設(shè)計的可行性。FSPLCSOC在Altera Nios開發(fā)板的FPGA芯片上進(jìn)行了可行性驗(yàn)證，獲得了理想的運(yùn)行效果:在33MHz晶振下，執(zhí)行基本邏輯指令速度為0。09μ/條，達(dá)到了國際上大中型PLC的處理速度。
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