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在一個(gè)存儲(chǔ)器中容納的存儲(chǔ)單元總數(shù)通常稱(chēng)為該存儲(chǔ)器的存儲(chǔ)容量。存儲(chǔ)容量用字?jǐn)?shù)或字節(jié)數(shù)(B)來(lái)表示，如64K字，512KB，10MB。外存中為了表示更大的存儲(chǔ)容量，采用MB，GB，TB等單位。其中1KB=2^10B，1MB=2^20B，1GB=2^30B，1TB=2^40B。B表示字節(jié)，一個(gè)字節(jié)定義為8個(gè)二進(jìn)制位，所以計(jì)算機(jī)中一個(gè)字的字長(zhǎng)通常為8的倍數(shù)。存儲(chǔ)容量這一概念反映了存儲(chǔ)空間的大小。
時(shí)間
又稱(chēng)存儲(chǔ)器訪(fǎng)問(wèn)時(shí)間或讀∕寫(xiě)時(shí)間，是指從啟動(dòng)一次存儲(chǔ)器操作到完成該操作所經(jīng)歷的時(shí)間。具體講，從一次讀操作命令發(fā)出到該操作完成，將數(shù)據(jù)讀入數(shù)據(jù)緩沖寄存器為止所經(jīng)歷的時(shí)間，即為存儲(chǔ)器存取時(shí)間。
周期
是指連續(xù)啟動(dòng)兩次獨(dú)立的存儲(chǔ)器操作(如連續(xù)兩次讀操作)所需間隔的最小時(shí)間。通常，存儲(chǔ)周期略大于存儲(chǔ)時(shí)間，其時(shí)間單位為ns
產(chǎn)品分類(lèi)
RAM是構(gòu)成內(nèi)存的主要部分，其內(nèi)容可以根據(jù)需要隨時(shí)按地址讀出或?qū)懭?，以某種電觸發(fā)器的狀態(tài)存儲(chǔ)，斷電后信息無(wú)法保存，用于暫存數(shù)據(jù)，又可分為DRAM和SRAM兩種。RAM一般使用動(dòng)態(tài)半導(dǎo)體存儲(chǔ)器件（DRAM）。因?yàn)镃PU工作的速度比RAM的讀寫(xiě)速度快，所以CPU讀寫(xiě)RAM時(shí)需要花費(fèi)時(shí)間等待，這樣就使CPU的工作速度下降。人們?yōu)榱颂岣逤PU讀寫(xiě)程序和數(shù)據(jù)的速度，在RAM和CPU之間增加了高速緩存（Cache）部件。Cache的內(nèi)容是隨機(jī)存儲(chǔ)器（RAM）中部分存儲(chǔ)單元內(nèi)容的副本。
ROM是只讀存儲(chǔ)器，出廠時(shí)其內(nèi)容由廠家用掩膜技術(shù)寫(xiě)好，只可讀出，但無(wú)法改寫(xiě)。信息已固化在存儲(chǔ)器中，一般用于存放系統(tǒng)程序BIOS和用于微程序控制。
PROM是可編程ROM，只能進(jìn)行一次寫(xiě)入操作（與ROM相同），但是可以在出廠后，由用戶(hù)使用特殊電子設(shè)備進(jìn)行寫(xiě)入。
EPROM是可擦除的PROM，可以讀出，也可以寫(xiě)入。但是在一次寫(xiě)操作之前必須用紫外線(xiàn)照射，以擦除所有信息，然后再用EPROM編程器寫(xiě)入，可以寫(xiě)多次。
EEPROM是電可擦除PROM，與EPROM相似，可以讀出也可寫(xiě)入，而且在寫(xiě)操作之前，不需要把以前內(nèi)容先擦去，能夠直接對(duì)尋址的字節(jié)或塊進(jìn)行修改。
閃速存儲(chǔ)器（Flash Memory），其特性介于EPROM與EEPROM之間。閃速存儲(chǔ)器也可使用電信號(hào)進(jìn)行快速刪除操作，速度遠(yuǎn)快于EEPROM。但不能進(jìn)行字節(jié)級(jí)別的刪除操作，其集成度高于EEPROM。[1]
連接控制
容量擴(kuò)展
由于存儲(chǔ)芯片的容量有限，主存儲(chǔ)器往往要是由一定數(shù)量的
模型
芯片構(gòu)成的位擴(kuò)展：位擴(kuò)展是指只在位數(shù)方面擴(kuò)展（加大字長(zhǎng)），而芯片的字?jǐn)?shù)和存儲(chǔ)器的字?jǐn)?shù)。位擴(kuò)展的連接方式是將各存儲(chǔ)芯片的地址線(xiàn)、片選線(xiàn)和讀寫(xiě)線(xiàn)相應(yīng)地并聯(lián)起來(lái)，而將各芯片的數(shù)據(jù)線(xiàn)單獨(dú)列出字?jǐn)U展：字?jǐn)U展是指僅在字?jǐn)?shù)方面擴(kuò)展，而位數(shù)不變。字?jǐn)U展將芯片的地址線(xiàn)、數(shù)據(jù)線(xiàn)、讀寫(xiě)控制線(xiàn)并聯(lián)，而片選信號(hào)來(lái)區(qū)分各個(gè)芯片字和位同時(shí)擴(kuò)展：當(dāng)構(gòu)成一個(gè)容量較大的容器時(shí)，往往需要在字?jǐn)?shù)方向和位數(shù)方向上同時(shí)擴(kuò)展。
芯片片選
CPU要實(shí)現(xiàn)對(duì)存儲(chǔ)單元的訪(fǎng)問(wèn)，首先要選擇存儲(chǔ)芯片，即進(jìn)行片選；然后再?gòu)倪x中的芯片中依地址碼選擇出相應(yīng)的存儲(chǔ)單元，以進(jìn)行數(shù)據(jù)的存取，這稱(chēng)為字選。片內(nèi)的字
構(gòu)造圖
選是由CPU送出的N條低位地址線(xiàn)完成的，地址線(xiàn)直接接到所有存儲(chǔ)芯片的地址輸入端，而存儲(chǔ)芯片的片選信號(hào)則大多是通過(guò)高位地址譯碼后產(chǎn)生的。
線(xiàn)選法：
線(xiàn)選法就是用除片內(nèi)尋址外的高位地址線(xiàn)直接分別接至各個(gè)存儲(chǔ)芯片的片選端，當(dāng)某地址線(xiàn)信息為0時(shí)，就選中與之對(duì)應(yīng)的存儲(chǔ)芯片。這些片選地址線(xiàn)每次尋址時(shí)只能有一位有效，不允許同時(shí)有多位有效，這樣才能保證每次只選中一個(gè)芯片。線(xiàn)選法不能充分利用系統(tǒng)的存儲(chǔ)器空間，把地址空間分成了相互隔離的區(qū)域，給編程帶來(lái)了一定困難。
全譯碼法：
全譯碼法將除片內(nèi)尋址外的全部高位地址線(xiàn)都作為地址譯碼器的輸入，譯碼器的輸出作為各芯片的片選信號(hào)，將它們分別接到存儲(chǔ)芯片的片選端，以實(shí)現(xiàn)對(duì)存儲(chǔ)芯片的選擇。全譯碼法的優(yōu)點(diǎn)是每片芯片的地址范圍是唯一確定的，而且是連續(xù)的，也便于擴(kuò)展，不會(huì)產(chǎn)生地址重疊的存儲(chǔ)區(qū)，但全譯碼法對(duì)譯碼電路要求較高。
連接方法
主存與CPU之間的硬連接：主存與CPU的硬連接有三組連線(xiàn)：地址總線(xiàn)（AB）、數(shù)據(jù)總線(xiàn)（DB）和控制總線(xiàn)（CB）。把主存看作一個(gè)黑盒子，存儲(chǔ)器地址寄存器（MAR）和存儲(chǔ)器數(shù)據(jù)寄存器（MDR）是主存和CPU之間的接口。MAR可以接收由程序計(jì)數(shù)器（PC）的指令地址或來(lái)自運(yùn)算器的操作數(shù)的地址，以確定要訪(fǎng)問(wèn)的單元。MDR是向主存寫(xiě)入數(shù)據(jù)或從主存讀出數(shù)據(jù)的緩沖部件。MAR和MDR從功能上看屬于主存，但通常放在CPU內(nèi)。
CPU對(duì)主存的基本操作：CPU對(duì)主存進(jìn)行讀寫(xiě)操作時(shí)
模擬圖
，首先CPU在地址總線(xiàn)上給出地址信號(hào)，然后發(fā)出相應(yīng)的讀寫(xiě)命令，并在數(shù)據(jù)總線(xiàn)上交換信息。讀寫(xiě)基本操作如下：
讀：讀操作是指從CPU送來(lái)的地址所指定的存儲(chǔ)單元中取出信息，再送給CPU，其操作過(guò)程如下：
地址——>MAR——ABCPU將地址信號(hào)送至地址總線(xiàn)
發(fā)讀命令
WaitForMFC等待存儲(chǔ)器工作完成信號(hào)
M(MAR)——>DB——>MDR讀出信息經(jīng)數(shù)據(jù)總線(xiàn)至CPU
寫(xiě)：寫(xiě)操作是指將要寫(xiě)入的信息存入CPU所指定的存儲(chǔ)單元中，其操作過(guò)程是：
地址——>MAR——>ABCPU將地址信號(hào)送至地址總線(xiàn)
數(shù)據(jù)——>MDR——>DBCPU將要寫(xiě)入的數(shù)據(jù)送至數(shù)據(jù)總線(xiàn)
發(fā)寫(xiě)命令
WaitForMFC等待存儲(chǔ)器工作完成信號(hào)
CPU與主存之間的速度匹配：同步存儲(chǔ)器讀取和異步存儲(chǔ)器讀取。
異步存儲(chǔ)器讀?。篊PU和主存間沒(méi)有統(tǒng)一的時(shí)鐘，由主存工作完成信號(hào)（MFC）通知CPU“主存工作已完成”。
同步存儲(chǔ)器讀?。篊PU和主存采用統(tǒng)一時(shí)鐘，同步工作，因?yàn)橹鞔嫠俣容^慢，所以CPU與之配合必須放慢速度，在這種存儲(chǔ)器中，不需要主存工作完成信號(hào)。
應(yīng)用技術(shù)
快速讀寫(xiě)
快速頁(yè)式工作技術(shù)(動(dòng)態(tài)存儲(chǔ)器的快速讀寫(xiě)技術(shù))：讀寫(xiě)動(dòng)態(tài)存儲(chǔ)器同一行的數(shù)據(jù)時(shí)，其行地址第一次讀寫(xiě)時(shí)鎖定后保持不變，以后讀寫(xiě)該行多列中的數(shù)據(jù)時(shí)，僅鎖存列地址即可，省去了鎖存行地址的時(shí)間，加快了主存儲(chǔ)器的讀寫(xiě)速度。
EDO(ExtendedDataOut)技術(shù)：在快速頁(yè)式工作技術(shù)上，增加了數(shù)據(jù)輸出部分的數(shù)據(jù)鎖存線(xiàn)路，延長(zhǎng)輸出數(shù)據(jù)的有效保持時(shí)間，從而地址信號(hào)改變了，仍然能取得正確的讀出數(shù)據(jù)，可以進(jìn)一步縮短地址送入時(shí)間，更加快了主存儲(chǔ)器的讀寫(xiě)速度。
并行讀寫(xiě)
是指在主存儲(chǔ)器的一個(gè)工作周期(或較長(zhǎng))可以讀出多個(gè)主存字所采用的技術(shù)。
方案1：一體多字結(jié)構(gòu)，即增加每個(gè)主存單元所包括的數(shù)據(jù)位，使其同時(shí)存儲(chǔ)幾個(gè)主存字，則每一次讀操作就同時(shí)讀出了幾個(gè)主存字。
方案2：多體交叉編址技術(shù)，把主存儲(chǔ)器分成幾個(gè)能獨(dú)立讀寫(xiě)的、字長(zhǎng)為一個(gè)主存字的主體，分別對(duì)每一個(gè)存儲(chǔ)體進(jìn)行讀寫(xiě);還可以使幾個(gè)存儲(chǔ)體協(xié)同運(yùn)行，從而提供出比單個(gè)存儲(chǔ)體更高的讀寫(xiě)速度。
有兩種方式進(jìn)行讀寫(xiě)：
1在同一個(gè)讀寫(xiě)周期同時(shí)啟動(dòng)所有主存體讀或?qū)憽?
2讓主存體順序地進(jìn)行讀或?qū)?，即依次讀出來(lái)的每一個(gè)存儲(chǔ)字，可以
主存儲(chǔ)器
通過(guò)數(shù)據(jù)總線(xiàn)依次傳送走，而不必設(shè)置專(zhuān)門(mén)的數(shù)據(jù)緩沖寄存器;其次，就是采用交叉編址的方式，把連續(xù)地址的幾個(gè)存儲(chǔ)字依次分配在不同的存儲(chǔ)體中，因?yàn)楦鶕?jù)程序運(yùn)行的局部性特性，短時(shí)間內(nèi)讀寫(xiě)地址相鄰的主存字的概率更大。
數(shù)據(jù)傳送
所謂成組數(shù)據(jù)傳送就是地址總線(xiàn)傳送一次地址后，能連續(xù)在數(shù)據(jù)總線(xiàn)上傳送多個(gè)數(shù)據(jù)。而原先是每傳送一次數(shù)據(jù)要使用兩個(gè)時(shí)鐘周期：先送一次地址，后跟一次數(shù)據(jù)傳送，即要傳送N個(gè)數(shù)據(jù)，就要用2N個(gè)總線(xiàn)時(shí)鐘周期，成組數(shù)據(jù)傳送方式只用N+1個(gè)總線(xiàn)時(shí)鐘周期。
實(shí)現(xiàn)成組數(shù)據(jù)傳送方式，不僅CPU要支持這種運(yùn)行方式，主存也能提供足夠高的數(shù)據(jù)讀寫(xiě)速度，這往往通過(guò)主存的多體結(jié)構(gòu)、動(dòng)態(tài)存儲(chǔ)器的EDO支持等措施來(lái)實(shí)現(xiàn)。
動(dòng)靜態(tài)
靜態(tài)
教學(xué)計(jì)算機(jī)的內(nèi)存儲(chǔ)器組成與設(shè)計(jì)
(1)靜態(tài)存儲(chǔ)器的存儲(chǔ)原理和芯片內(nèi)部結(jié)構(gòu)(P207)
(2)教學(xué)計(jì)算機(jī)內(nèi)存儲(chǔ)器的組成與設(shè)計(jì)
地址總線(xiàn)：記為AB15～AB0,統(tǒng)一由地址寄存器AR驅(qū)動(dòng)，地址寄存器AR只接收ALU輸出的信息。
（1）內(nèi)存寫(xiě)周期用MMW信號(hào)標(biāo)記
（2）內(nèi)存讀周期用MMR信號(hào)標(biāo)記
相關(guān)示意圖(2張)
（3）外設(shè)(接口)寫(xiě)周期用IOW信號(hào)標(biāo)記
（4）外設(shè)(接口)讀周期用IOR信號(hào)標(biāo)記
（5）內(nèi)存在工作用MMREQ信號(hào)標(biāo)記
（6）外設(shè)在工作用IOREQ信號(hào)標(biāo)記
（7）寫(xiě)控存周期用SWA信號(hào)標(biāo)記
數(shù)據(jù)總線(xiàn)：分為內(nèi)部數(shù)據(jù)總線(xiàn)IB與外部數(shù)據(jù)總線(xiàn)DB兩部分。主要完成計(jì)算機(jī)各功能部件之間的數(shù)據(jù)傳送。設(shè)計(jì)總線(xiàn)的核心技術(shù)是要保證在任何時(shí)刻只能把一組數(shù)據(jù)發(fā)送到總線(xiàn)上，卻允許一個(gè)和多個(gè)部件同時(shí)接受總線(xiàn)上的信息。所用的電路通常為三態(tài)門(mén)電路。
系統(tǒng)時(shí)鐘及時(shí)序：教學(xué)機(jī)晶振1.8432MHz，3分頻后用614.4KHz的時(shí)鐘作為系統(tǒng)主時(shí)鐘，使CPU、內(nèi)存、IO同步運(yùn)行。CPU內(nèi)部的有些寄存器用時(shí)鐘結(jié)束時(shí)的上升沿完成接受數(shù)據(jù)，而通用寄存器是用低電平接收的。內(nèi)存或I/O讀寫(xiě)操作時(shí)，每個(gè)總線(xiàn)周期由兩個(gè)時(shí)鐘組成，第一個(gè)時(shí)鐘，稱(chēng)為地址時(shí)間，用于傳送地址;第二個(gè)時(shí)鐘，稱(chēng)為數(shù)據(jù)時(shí)間，用于讀寫(xiě)數(shù)據(jù)
